2022年8月21日更新：

AI 引擎内核编码 最佳实践指南 (UG1079) v2022.1

Versal ACAP AI 引擎编程环境 用户指南 (UG1076) v2022.1

Vitis AI 优化器用户指南 (UG1333) v2.5

Vitis AI Library 用户指南 (UG1354) v2.5

2022年7月17日更新：

Vitis AI 用户指南 (UG1414) v2.5

2022年6月25日更新：2022.1版本文档最新更新：

UltraFast 设计方法指南（适用于赛灵思 FPGA 和 SoC）(UG949)

UltraFast 设计方法快捷参考指南 (UG1231)

UltraFast 设计方法时序收敛快捷参考指南 (UG1292)

Versal ACAP 设计指南 (UG1273)

适用于 Versal ACAP 的 Xilinx Power Estimator 用户指南 (UG1275)

Versal ACAP 硬件、IP 和平台开发方法指南 (UG1387)

Versal ACAP 系统集成和确认方法指南 (UG1388)

Versal ACAP 系统和解决方案规划方法指南 (UG1504)

Versal ACAP 开发板系统设计方法指南 (UG1506)

Versal ACAP PCB 设计 用户指南 (UG863) v1.4

Vivado Design Suite 用户指南: 版本说明、安装和许可 (UG973)

Vitis 统一软件平台文档 (UG1416)

Vitis 统一软件平台文档 应用加速开发 (UG1393)

Vitis 高层次综合用户指南 (UG1399)

Vitis 统一软件平台文档 嵌入式软件开发 (UG1400)

Vitis™ AI 文档 (UG1431)

其他：

VCK5000 数据中心加速开发套件硬件 安装指南 (UG1531)

电源设计管理器 用户指南 (UG1556)

2022年4月10日更新：由于原赛灵思Xilinx（现AMD）文档门户网站迁移，全部文档链接已更改，特此更新本文全部链接。

本篇文章为赛灵思中文论坛资源汇总帖，包含了用户指南（中文版）、产品指南（中文版）和数据手册（中文版）三个板块，这三个板块是Xilinx技术支持团队为方便中文用户的使用，对原版资源的进行的中文翻译，希望能对大家有所帮助。

版本说明

Vivado Design Suite 用户指南: 版本说明、安装和许可 (UG973) – v2021.2

本文档旨在提供新版本的 Vivado® Design Suite 概述，包括有关新增功能和功能变更信息、软件安装需求以及许可信息。其中还提供了已知问题列表，并包含指向可提供最新信息的答复记录的链接。

产品指南（中文版）

10G/25G High Speed Ethernet 子系统 v4.0 产品指南 (PG210)

该子系统可按 25G 以太网联盟指定的方式实现含物理编码子层 (PCS) 的 25G 以太网媒体访问控制器 (MAC)。支持 MAC 和 PCS/PMA 或者独立 PCS/PMA 以供使用。

DMA/Bridge Subsystem for PCI Express v4.1 产品指南（PG195）

本文档旨在提供高性能、低时延的 100 Gb/s 以太网端口，此端口支持广泛的用户自定义和统计数据收集。此专用块可为 100G MAC 和 PCS 逻辑提供针对 IEEE 1588-2008 双步硬件时间戳的支持。

40G/50G High Speed Ethernet 子系统 v3.2 产品指南 (PG211)

使用物理编码子层 (PCS) 或独立 PCS 实现 40G 或 50G 以太网媒体访问控制器 (MAC)。

UltraScale+ 器件 Integrated Block for PCI Express v1.3 产品指南 (PG213)

该核属于高带宽、高可扩展性且高可靠性的串行互连构建块解决方案，适用于基于 UltraScale+™ 架构的器件。

H.264/H.265 Video Codec Unit v1.2 LogiCORE IP 产品指南 (PG252)

Soft-Decision FEC Integrated Block v1.1 LogiCORE IP 产品指南 (PG256)

其他

UG1305 – Versal 自适应计算加速平台（中文版）(v2020.2)

Available on GitHub

用户指南（中文版）

Vitis 统一软件平台文档 (UG1416) v2021.2

描述如何使用 Vitis™ 统一软件开发平台。

Vitis 统一软件平台文档 嵌入式软件开发 (UG1400) v2021.2

本文档旨在描述 Vitis™ 统一软件平台，此平台系用于为赛灵思嵌入式处理器开发嵌入式软件应用的集成设计环境 (IDE)。

Vitis 高层次综合用户指南 (UG1399) v2021.2

描述如何使用 Vitis™ 高层次综合工具。

Vitis 统一软件平台文档 应用加速开发 (UG1393) v2021.2

为了实现基于 FPGA 的加速，Vitis™ 开发环境支持您使用 OpenCL™ API 构建软件应用，以在赛灵思 Alveo™ 卡等加速器卡上运行硬件。

Vitis™ AI 文档 v2.0

描述如何使用 Vitis™ AI 开发文档。

Vitis AI 用户指南 (UG1414) v2.0

本指南旨在描述 Vitis™ AI 开发套件，它属于全栈深度学习 SDK，适用于深度学习处理器（Deep-learning Processor Unit，DPU）。

Versal ACAP PCB 设计 用户指南 (UG863) v1.2

本文档旨在描述 Versal™ 器件中可用的 PCB 设计资源。

Vivado Design Suite 用户指南: 编程和调试 (UG908) v2020.2

本文档旨在记述用于对赛灵思 FPGA 设计进行编程和调试的 Vivado® 工具。FPGA 编程包括从已实现的设计生成比特流文件和将此文件下载至目标器件。本文档还描述了如何进行设计调试，包括 RTL 仿真和系统内调试。

适用于 Versal ACAP 的 Xilinx Power Estimator 用户指南 (UG1275) – v2021.2

本文档旨在介绍如何根据 Preliminary 级 Versal™ ACAP 架构描述来使用 Xilinx® Power Estimator (XPE)。

Bootgen 用户指南 (UG1283) v2021.2

本 Bootgen 用户指南描述了如何为 Zynq®-7000 SoC、7 系列 FPGA 和 Versal™ ACAP 器件生成启动镜像。

UltraScale 架构 PCB 设计 (UG583) v1.19

文件类型: User Guides
本文档旨在描述使用 UltraScale™ 和 UltraScale+™ 器件进行 PCB 层面的设计和接口层面的设计的策略。

Alveo 加速卡开发白皮书 (UG1352) v1.1

有关如何利用赛灵思 Alveo 卡实现应用加速的简介，包括阐述基本架构方法、识别适用于加速的代码以及利用软件 API 以最有效的方式来管理存储器并充分发挥 Alveo 卡的强大作用。

Vitis HLS 移植指南 (UG1391) v2020.1

描述如何从 Vivado® 高层次综合移植到 Vitis™ 高层次综合。

Vivado Design Suite 用户指南：采用 IP 进行设计 (UG896) v2020.1

描述如何使用 Vivado® 工具将来自赛灵思 IP 目录的即插即用 IP 模块（包括自定义封装的 IP）添加到您的设计中，并描述如何在设计中使用 IP、创建所需输出文件、管理和升级 IP 以及利用 IP 对设计进行仿真。

UltraScale 架构 SelectIO 资源 (UG571) v1.12

描述 UltraScale™ 和 UltraScale+™ 器件中可用的 SelectIO™ 资源。

Alveo 数据中心加速器卡入门指南 (UG1301) v1.4

介绍赛灵思 Alveo™ 数据中心加速器卡的解包、安装和启动。

Alveo U50 数据中心加速器卡安装指南 (UG1370) v1.5

描述赛灵思 U50 Alveo™ 数据中心加速器卡的解包、安装和启动。

Vivado Design Suite 用户指南：设计分析与收敛技巧 (UG906) v2019.2

详细介绍 Vivado® 工具的功能特色，包括 FPGA 设计的逻辑和时序分析以及工具生成的报告和消息。探讨达成时序收敛的方法，包括审查时钟树和时序约束、设计布局规划以及实现运行时间与设计结果的平衡。

Vivado Design Suite 用户指南：高层次综合 (UG902) v2019.2

有关使用 Vivado® 高层次综合 (HLS) 的详细信息以及相关概念的概述。Vivado HLS 可将 C、C++ 或 SystemC 语言设计规格转换为寄存器传输级 (RTL) 代码以供 Vivado 工具进行综合和实现。包含 HLS 编码样式和命令参考。

Alveo 数据中心加速器卡平台用户指南 (UG1120)

文件类型: User Guides 描述每个数据中心卡可用的 Alveo™ 平台。

采用 Vivado 高层次综合开展 FPGA 设计的简介 (UG998)

FPGA、硬件设计与 Vivado® 高层次综合 (HLS) 简介，包括编译器的工作方式、建议的使用方法、代码示例以及验证。提供有关围绕计算的算法、围绕控制的算法、多个程序的集成以及应用的验证的信息。

UG1289 – Alveo U200 和 U250 数据中心加速器卡用户指南 (中文版) (v1.1.1)

文件类型: User Guides 其中对 Alveo™ U200 和 U250 数据中心加速器卡进行了详细描述，这两种卡属于围绕赛灵思 Virtex® UltraScale+™ 技术设计制造的外围部件互连高速 (PCIe®) Gen3 x16 兼容卡。

UG1314 – Alveo U280 数据中心加速器卡用户指南 (中文版) (v1.3)

文件类型: User Guides 介绍赛灵思 Alveo™ U280 数据中心加速器卡的建立、配置和设计流程。

设计方法指南

Versal ACAP 设计指南 (UG1273) v2021.2

本文档旨在提供 Versal™ ACAP 硬件功能以及创建或移植设计时的块级注意事项的概述，并提供有关设计创建、仿真与调试的方法建议以及有关设计流程、启动和配置的建议。

UltraFast Vivado HLS 方法指南 (UG1197) v2020.1

本文档旨在为高效设计与验证提供一种全新方法，其中包含有关基于高层次综合及 IP integrator 的设计、并行开发流程、侧重于 IP 的设计的信息，以及设计复用和设计流程自动化脚本等的相关信息。

Versal ACAP 系统和解决方案规划方法指南 (UG1504) v2021.2

描述基于目标应用制定赛灵思 Versal™ ACAP 系统规划的设计方法论建议。

UltraFast 设计方法时序收敛快捷参考指南 (UG1292) v2021.2

文件类型: Methodology Guides UltraFast™ 设计方法相关时序收敛步骤将以文本形式提供，便于打印及离线使用。这些步骤旨在帮助您实现更快的时序收敛，并从赛灵思器件及工具中获得最大价值。

UltraFast 设计方法快捷参考指南 (UG1231) v2021.2

以三折页方式提供关键 UltraFast™ 设计方法步骤与相关辅助材料提示，便于印刷和离线使用。这些步骤目的在于助您实现更快的系统集成与设计实现，并从赛灵思器件与工具中获取最大的价值。

UltraFast 设计方法指南（适用于赛灵思 FPGA 和 SoC）(UG949) v2021.2

本文档旨在描述推荐的设计方法，帮助用户在 Vivado® Design Suite 中有效利用赛灵思 FPGA 器件资源，并加速完成设计实现和时序收敛。提供推荐方法背后的原理，以支持用户制定出明智的设计决策。

相关资源文件：c_xtp301-design-methodology-checklist.zip

Versal ACAP 硬件、IP 和平台开发方法指南 (UG1387) v2021.2

本文档旨在描述推荐的设计方法，帮助用户在设计输入期间有效利用赛灵思 Versal™ ACAP 资源。

Versal ACAP 系统集成和确认方法指南 (UG1388) v2021.2

本文档旨在描述推荐的设计方法，帮助用户以赛灵思 Versal™ ACAP 为目标，满足设计收敛期间的性能目标。

Versal ACAP 开发板系统设计方法指南 (UG1506) v2021.2

文件类型: Methodology Guides 本文档所推荐的设计方法论着眼于帮助以赛灵思 Versal™ ACAP 为目标的用户采用正确方式设计开发板系统。

UltraFast 嵌入式设计方法指南 (UG1046) v2.3

推荐使用Vivado® Design Suite 和赛灵思 SDK 的设计方法（面向嵌入式设计）。并讲述所荐设计方法如何支持和实现准确的设计决定。

UG1371 – Alveo U50 数据中心加速器卡用户指南 (中文版) (v1.2)

文件类型: User Guides 其中对 Alveo™ U50 数据中心加速器卡进行了详细描述，该卡属于围绕赛灵思 Virtex® UltraScale+™ 技术设计制造的外围部件互连高速 (PCIe®) 单 Gen3 x16 或双 Gen4 x8 兼容卡。

数据手册（中文版）

Alveo U200 和 U250 数据中心加速器卡数据手册 (DS962) v1.3.1

描述赛灵思 Alveo™ U200 和 U250 加速器卡的规格。

Alveo U280 数据中心加速器卡数据手册 (DS963) v1.3

描述赛灵思 Alveo™ U280 卡的规格

Alveo U50 数据中心加速器卡数据手册 (DS965) v1.5

描述赛灵思 Alveo™ U50 加速器卡的规格。

Kintex UltraScale+ FPGA 数据手册：DC 和 AC 开关特性 (DS922) v1.15

包含对应于 DC 和 AC 开关特性的 Kintex® UltraScale+™ FPGA 规格。

Virtex UltraScale+ FPGA 数据手册：DC 和 AC 开关特性 (DS923) v1.15

包含对应于 DC 和 AC 开关特性的 Virtex® UltraScale+™ FPGA 规格。

Zynq UltraScale+ MPSoC 数据手册：DC 和 AC 开关特性 (DS925) v1.17

包含对应于 DC 和 AC 开关特性的 Zynq® UltraScale+™ MPSoC 规格。

Zynq UltraScale+ RFSoC 数据手册：DC 和 AC 开关特性 (DS926) v1.5

Zynq UltraScale+ RFSoC 数据手册：DC 和 AC 开关特性。

Virtex-5 系列概述 (DS100) v1.0

本文概述了赛灵思 Virtex-5 器件的功能特性和产品选择。

参考指南

PetaLinux 工具文档参考指南 (ug1144)

提供使用 PetaLinux 工具的操作和参考信息。

白皮书

8 位点积加速 (WP487)

UltraScale ™ 和 UltraScale+ ™ 器件中的 DSP 架构利用 INT8 向量点积的可扩展性能增强神经网络的卷积和矩阵乘法的计算通量。运用本白皮书中介绍的方法，与传统（原生）DSP 资源使用相比，能实现 1.75-2 倍的计算通量。

采用 SmartConnect 技术实现突破性的 UltraScale+ 器件性能 (WP478)

Vivado Design Suite 2016.1 版本扩展了 SmartConnect 技术，无需任何代码重写或增大时延即可为拥有数百万系统逻辑单元的高性能设计解决系统互联瓶颈。

采用 Xilinx 7 系列技术的高性能机器视觉系统 (WP453)

赛灵思携手其联盟合作伙伴Sensor to Image 公司为日益增长的高性能机器视觉市场开发了硬件、软件、IP 及完整的交钥匙系统解决方案。

采用 Zynq UltraScale+ MPSoC 满足汽车 ESD 和 SEED 要求 (WP500)

对于需要安全性以及长期可靠性的设计而言，Zynq UltraScale+ MPSoC 能够提供灵活性和设计解决方案，完美适用于前沿技术，并满足汽车 ESD 和 SEED 的要求。

大幅提升 UltraScale+ 系列的性能与集成度 (WP471)

赛灵思 UltraScale+™ 系列采用 FinFET 工艺节点，提供 ASIC 级单芯片功能，以及最高性能与集成度。

将浮点转为定点大幅降低功耗和成本 (WP491)

赛灵思器件和工具支持从二进制到双精度在内的多种数据类型。UltraScale ™ 架构的可扩展精度提供极大灵活性，便于优化功耗和资源利用，同时满足设计性能目标要求。

借助 Kria SOM 实现嵌入式设计简化 (WP528)

赛灵思 Kria SOM 采用基于加速应用的独特方法，为基于软件的设计提供了全新范例，同时还能助力工业、视觉、医疗与科学市场的应用保持系统级灵活性和 FPGA 性能优势。

借助 Versal AI Edge 系列在边缘提供 ACAP (WP518)

Versal™ AI Edge ACAP 是专门针对边缘计算的系列器件。这些器件帮助工程人员实现更高单位功耗性能和更低时延，同时满足严格的环境和安全认证要求。

可编程能力在新一代安全设备中的重要性 (WP526)

通过基于软件的防火墙部署网络安全的传统方法，由于无法满足时延与带宽需求而无法扩展。将赛灵思自适应器件的灵活性及可配置性及其 IP 和工具产品相结合，能够显著提高安全处理性能。

理解 RF 采样数据转换器的关键参数 (WP509)

赛灵思 Zynq® UltraScale+™ RFSoC 为要求最严苛的应用提供单器件 RF 转输出平台。更新的性能指标能够更加准确地衡量这些器件的直接 RF 采样功能。

利用 Xilinx 器件的 INT8 优化开展深度学习 (WP486)

赛灵思 INT8 优化为深度学习推断提供了性能最佳、能效最高的计算技术。赛灵思的集成式 DSP 架构与其他 FPGA DSP 架构相比，在INT8 深度学习运算上能实现 1.75 倍的解决方案级性能。

利用高性能 Zynq-7000 All Programmable SoC 满足嵌入式 HMI 要求 (WP465)

赛灵思 Zynq®-7000 All Programmable SoC，运行 Xylon 图形引擎 IP，可加速产品开发，并使 HMI 设计人员能够集中精力实现主要的市场差异化。

利用赛灵思器件上的 INT8 优化开发嵌入式视觉 (WP490)

赛灵思 INT8 优化为使用深度学习推断和传统计算机视觉功能的嵌入式视觉应用提供最优异的性能和能效最出色的计算方法。

面向高性能 Smarter System 的 Xilinx UltraScale 架构 (WP434)

通过和 Vivado® Design Suite 协同优化提供更高器件利用率并提升用户生产力，UltraScale 架构支持用户用更少的器件打造更智能的系统，且速度更快

如何将软件移植到 64 位ARM 异构平台 (WP473)

Zynq UltraScale+ MPSoC 提供稳健可靠的平台，可供系统架构师开展创新，而且无需担心损失现有的软件基础架构投资。

如何利用 Xilinx 全可编程器件解决工业应用中的各种挑战 (WP410)

工业应用对于更高的数据带宽和更高的系统级性能的需求永无止尽。本白皮书旨在介绍设计人员所预见的趋势和挑战，以及赛灵思器件如何促成解决方案，以满足其严格的设计目标。

赛灵思 AI 引擎及其应用 (WP506)

针对 5G 蜂窝和机器学习 DNN/CNN 等计算密集型应用，赛灵思的新型矢量处理器 AI 引擎由 VLIW SIMD 高性能处理器阵列构成，与传统的可编程逻辑解决方案相比，功耗减半，芯片计算密度提升高达 8 倍。

赛灵思面向视频编解码器和图形引擎的前沿多媒体解决方案 (WP497)

赛灵思高效节能的可编程 SoC (System-on-Chip) 多媒体解决方案带有集成型 GPU 和编解码器，专为超高清 (UHD) 视频而设计，可提供出色的设计灵活性，支持差异化的产品创新。

赛灵思凭借 UltraScale+ 系列继续保持多节点技术领先地位“3D on 3D” 解决方案 (WP472)

继 28nm 和 20nm 节点取得明显的质量和执行领先优势后，赛灵思在 16nm 节点上延续其卓越和技术创新传统，采用 3D IC 堆叠硅片互联（SSI）技术交付了 3D FinFET 晶体管。

赛灵思器件上的 INT4 优化卷积神经网络 (WP521)

对于 AI 推断，在提供与浮点相媲美的精度的同时，INT8 的性能优于浮点。然而在资源有限的前提下，INT8 却不能满足性能要求，INT4 优化则是解决之道。通过 INT4 优化，与现有的 INT8 解决方案相比，赛灵思在实际硬件上可实现高达 77% 的性能提升。

使用抽象外壳提高动态功能交换解决方案的开发效率 (WP533)

描述如何使用UltraScale+™ 器件的 Dynamic Function eXchange 缩短编译时间并增强设计安全性。

使用赛灵思 Alveo 加速器卡加速 DNN (WP504)

采用赛灵思 Alveo 数据中心加速器卡的赛灵思 xDNN 处理引擎是一款高性能高能效 DNN 加速器，在原始性能和功率效率（用于实时推断工作负载）方面优于当今众多常见的 CPU 和 GPU 平台。xDNN 处理引擎可通过ML Suite 在众多云环境（例如 AWS EC2 或 Nimbix NX5）中使用。

详解 Zynq UltraScale+ MPSoC 无与伦比的低功耗与高灵活性特性 (WP470)

赛灵思Zynq® UltraScale+™系列MPSoC 可为复杂的多任务设计提供无与伦比的高度灵活性并显著降低材料清单 (BOM) 成本，加速整体项目的进程。

新一代 UltraScale 架构的降耗技术 (WP451)

赛灵思 UltraScale™ 器件具备前所未有的架构创新和持续降低功耗的能力，使其成为许多下一代应用的明确选择。

用 Zynq UltraScale+ MPSoC 上的 Xen 管理程序实现虚拟化 (WP474)

运行在 UltraScale+ ™ MPSoC 上的 Xen 管理程序，可提供稳健可靠的硬件加速虚拟化和易用性，有助于嵌入式系统设计人员最大化硬件投资回报。

运用 Versal ACAP 开发合成孔径与平面波超声成像 (WP520)

Versal™ ACAP 芯片架构与软件工具提供了更优异的画质、速度和准确性、有助于在医疗领域中运用先进的超声成像技术开展复杂诊断和外科手术。

智能工业物联网边缘（Edge）平台的关键属性 (WP493)

赛灵思 All Programmable SoC 和 7 系列 FPGA 不仅可为当今的工业物联网(IIoT) 平台提供最广泛的功能，而且还能为未来发展提供最大的灵活性。在工业系统的整个生命周期内实现最高的投资回报以及最低的总拥有成本。

自适应计算在机器人学领域的应用借助 ROS 2 实现基于 FPGA 的软件定义硬件 (WP537)

赛灵思自适应 SOM 是机器人学设计的理想计算平台，它支持为机器人打造软件定义的硬件，并在提高解决方案单位功耗性能的同时，降低成本、提高能效、安全性以及灵活应变能力。

ISE Design Suite 14.7 助力 Spartan-6 FPGA 设计生产力再创新高 (WP368)

赛灵思 ISE® Design Suite v14.7 和免费的 ISEWebPACK v14.7 工具是适用于 Spartan®-6 FPGA 的生产优化型工具套件，可帮助 FPGA 设计在降低功耗、提升生产力与性能方面实现创新。

Kria K26 SOM：边缘视觉 AI 的理想平台 (WP529)

Kria K26 SOM 旨在让数百万开发者在他们最擅长的环境下，用开箱即用的低成本开发套件入门，以更快的速度部署他们的智能视觉应用。

Python 生产力价值：赛灵思 Zynq 产品系列的前沿优势分析 (WP502)

赛灵思® PYNQ 框架能在 Zynq® 产品系列中实现对 Python 语言及运行时的全面支持与集成。直接在 Zynq SoC 架构上利用 Python 的生产力优势，用户能够充分发挥可编程逻辑和微处理器的长处，更容易为人工智能、机器学习和信息技术应用构建设计。

Spartan-6 FPGA 系列：面向成本敏感型应用而优化的性能、功耗和 I/O (WP396)

本白皮书的目的就是介绍 Spartan®-6 FPGA 如何满足这些成本敏感型系统的需求。实际上，以极低成本高效连接至常用存储器的能力、高性能的芯片间接口功能，以及极富创新性的降耗模式，仅是高性能、低功耗、低成本Spartan-6 FPGA 众多功能的冰山一角。

Spartan-7 FPGA ：满足低成本市场要求 (WP483)

赛灵思 Spartan®-7 系列提供了一系列高效、低成本的 FPGA 器件。这些器件经过专门设计，能满足低成本市场的特殊需求。

UltraRAM ：在 UltraScale+ 器件上集成嵌入式存储器取得突破性成功 (WP477)

UltraRAM 是 UltraScale +™ 系列中最新的存储器模块，能实现高达 500Mb 的总片上存储容量，相当于赛灵思 28nm FPGA 片上存储器容量的 6 倍。

UltraScale 架构：最高器件利用率、性能与可扩展性 (WP455)

高性能架构和可扩展封装移植使设计人员能够通过设计重用在UltraScale™ 器件构建出多种不同的新一代应用变体，从而实现产品差异化并加速产品上市进程。

Versal Premium ACAP：在灵活应变的平台上突破性集成功耗优化的网络 IP (WP519)

Versal™ Premium ACAP 能够以最小功耗和占板面积在灵活应变的平台上实现突破性异构集成，以及超高性能计算、连接与安全功能。

Versal: 首款自适应计算加速平台 (ACAP) (WP505)

正式推出 Versal ACAP，一个完全支持软件编程的异构计算平台，将标量引擎、自适应引擎和智能引擎相结合，实现显著的性能提升，其速度超过当前最高速的 FPGA 20 倍、比当今最快的 CPU 实现快 100 倍，该平台面向数据中心、有线网络、5G 无线和汽车驾驶辅助应用。

Virtex UltraScale+ HBM FPGA ：革命性提升存储器的性能 (WP485)

数据中心、有线应用及其它带宽密集型应用所需的性能，远远高于传统的 DRAM 技术。和市场上已有的存储器相比，HBM 存储器在性能、功耗和尺寸上，能为系统架构师和 FPGA 设计人员带来前所未有的优势。

Xilinx 解决方案和实现技术助力新一代无线系统成功迈向 5G (WP476)

Xilinx 解决方案和实现技术助力新一代无线系统成功迈向 5G

Xilinx 全可编程器件 ：出色的计算 密集型系统开发平台 (WP492)

赛灵思 FPGA 和 SoC 针对一系列计算 密集型工作负载提供最高效、最具成本效益、时延最低、 最具设计灵活性并且满足未来需求的计算平台。

Xilinx UltraScale™：为您未来架构而打造的新一代架构 (WP435)

UltraScale™ 架构可提供前所未有的集成度和强大功能，具备 ASIC 等级的系统级性能，从而满足最苛刻的应用需求。

应用指南

单纠错和双检错 (XAPP645)

介绍了“纠错控制”(Error Correction Control, ECC) 模块在 Virtex-II、Virtex-II Pro、Virtex-4 或 Virtex-5 器件中的实现。

分区实现增量设计重用 (XAPP918)

本应用指南就在增量设计流程中使用分区技术进行了讨论。 建议将逻辑密度高的模块实例、时序关键通路或时序关键模块实例划归为分区。

利用 Virtex-4 器件实现 QDR II SRAM 接口 (XAPP703)

本应用指南说明了利用 Virtex-4 器件实现双字或四字突发四倍数据速率 (Quad Data Rate, QDRII) SRAM 接口及其时序的详细信息。

使用 Virtex-4 FPGA 器件实现 DDR SDRAM 控制器 (XAPP709)

本应用指南描述了在 Virtex™-4 XC4VLX25 FF668 -10 器件中实现的 DDR SDRAM 控制器。 该实现运用了直接时钟控制技术来实现数据采集，并采用自动校准电路来调整数据线上的延迟。

使用 Virtex-5 FPGA 器件实现 DDR SDRAM 控制器 (XAPP851)

本应用指南描述了在 Virtex™-5 器件中实现的 200 MHz DDR SDRAM （JEDEC DDR400 (PC3200) 标准）控制器。本设计实现使用 IDELAY 单元调整读数据时序。读数据时序校准和调 整在此控制器中完成。

使用用于 PCI Express 设计的集成端点模块实现点到点连接 (XAPP869)

本应用指南提供了一个关于如何使用 Virtex-5 LXT FPGA 中用于 PCI Express 设计的集成端点模块实现点到点（FPGA 到 FPGA）高速串行包传输功能的参考设计。

为 CoolRunner-II CPLD 供电 (XAPP389)

用 CoolRunner-II CPLD 支持多个 SD 器件 (XAPP906)

将 CoolRunner-II 用作 SD 卡多路复用器。

针对 Spartan-3 FPGA 的 DDR2 SDRAM 存储器接口 (XAPP454)

本应用指南说明与 Micron DDR2 SDRAM 器件连接时，Spartan-3 器件中 DDR2 SDRAM 存储器接口的实现。

针对 Spartan-3E FT256 BGA 封装的四层和六层高速 PCB 设计 (XAPP489)

本应用指南针对 FT256 1 mm BGA 封装的 Spartan™-3E FPGA，讨论了低成本、四至六层、 大批量印刷电路板 (PCB) 的布局问题，同时探讨高速信号和信号完整性 (SI) 因素对低层数 PCB 布局的影响。 针对 Spartan-3E FT256 BGA 封装的四层和六层高速 PCB 设计应用指南

MicroBlaze Platform Flash/PROM 引导加载器和用户数据存储 (XAPP482)

本应用指南讲述一种实用的 MicroBlaze™ 系统，用于在非易失性 Platform Flash PROM 中存储 软件代码、用户数据和配置数据，以简化系统设计和降低成本。另外，本应用指南还介绍一种 可移植的硬件设计、一个软件设计以及在实现流程中使用的其他脚本实用工具。

Spartan-3 FPGA 的 3.3V 配置 (XAPP453)

本应用指南描述了对 Spartan™-3 FPGA 进行 3.3V 配置的方法。 它针对每种配置模式都提供了一组经验证的连接框图。这些框图是完整且可直接使用的解决方案。

Spartan-3 FPGA 系列中高效 PCB 布局的 LVDS 信号倒相 (XAPP491)

在比较简单的未大量使用过孔的四层或六层 PCB 上，可能很难对 LVDS 或 LVPECL 这类差分 信号布线。